一 . 前言

前面我们对淘到的板子进行了基本的测试， IO 确认，已经具备了玩转的条件。这一篇开始就正式着手移植 C906 了。

二 . 创建工程添加源码

新建 C906 的工程，参考前面 LED 工程的例子。

下载 openc906 的源码

git clone origin  https://github.com/XUANTIE-RV/openc906.git

将 smart_run 和 C906_RTL_FACTORY 复制到自己的 C906 工程目录下新建的 RTL 子目录下

添加以下两个文件夹源码

C906_RTL_FACTORY\gen_rtl RISC-V 核心源码。

smart_run\logical ， soc 层级源码，有了 RISC-V 核心源码，构建一个 SOC 需要实例 RISC-V 核心，以及一些外设。这个文件夹就是一个 soc 的样板。

对应的我们平常开源 c 项目前者是完全可移植的库，后者是具体平台的移植。

按如下操作添加源码

添加 C906_RTL_FACTORY\gen_rtl

添加 smart_run\logical

添加完后如下，点击 finish

看到 tb.v 即顶层文件，里面实例化了 soc

soc x_soc(  .i_pad_clk           ( clk                  ),  .b_pad_gpio_porta    ( b_pad_gpio_porta     ),  .i_pad_jtg_trst_b    ( jrst_b               ),  .i_pad_jtg_nrst_b    ( rst_b                ),  .i_pad_jtg_tclk      ( jclk                 ),  .i_pad_jtg_tdi       ( jtg_tdi              ),  .i_pad_jtg_tms       ( jtg_tms              ),  .i_pad_uart0_sin     ( uart0_sin            ),  .o_pad_jtg_tdo       ( jtg_tdo              ),  .o_pad_uart0_sout    ( uart0_sout           ),  .i_pad_rst_b         ( rst_b                ));

这个我们需要按实际情况修改，提供输入输出引脚，时钟等。

多选 Non-Module Files 下的所有 h 文件，右键点击 ->Set Global Include ，设置为全局包含，这样一些宏定义就都可以找到了。

此时看到只有 tb.v 报错，因为这个顶层文件是针对仿真的，我们移植到 fpga 需要按需修改该文件。所以我们禁用 tb.v 自己来写一个顶层文件。

右键点击 tb.v->disable File

三 . 添加顶层文件

创建设计文件

参考 tb.v 实例化 soc

module c906_top(    clk,    rst_b,    uart0_sin,    uart0_sout,    b_pad_gpio_porta,    jclk,    jrst_b,    jnrst_b,    jtg_tdi,    jtg_tdo,    jtg_tms );    input clk;    inout[7:0] b_pad_gpio_porta;    input rst_b;    input jclk;    input jtg_tdi;    input jtg_tms ;      input uart0_sin;    output jtg_tdo;    output uart0_sout;    input jnrst_b;    input jrst_b;        soc x_soc(  .i_pad_clk           ( clk                  ),  .b_pad_gpio_porta    ( b_pad_gpio_porta     ),  .i_pad_jtg_trst_b    ( jrst_b               ),  .i_pad_jtg_nrst_b    ( jnrst_b                ),  .i_pad_jtg_tclk      ( jclk                 ),  .i_pad_jtg_tdi       ( jtg_tdi              ),  .i_pad_jtg_tms       ( jtg_tms              ),  .i_pad_uart0_sin     ( uart0_sin            ),  .o_pad_jtg_tdo       ( jtg_tdo              ),  .o_pad_uart0_sout    ( uart0_sout           ),  .i_pad_rst_b         ( rst_b                ));endmodule

四.综合

4.1宏未定义问题

提示宏找不到，确认宏是有定义的，但是依赖于其他文件的宏，是 h 文件编译顺序的问题，

按照如下将 cpu_cfig.h 拖动到前面去。

4.2BUFGEC 重复定义问题

此时综合报错，提示 BUFGCE 模块重定义了

[Synth 8-9873] overwriting previous definition of module 'BUFGCE' ["D:/BOARD/Pblaze/C906/RTL/C906_RTL_FACTORY/gen_rtl/common/rtl/BUFGCE.v":40]

于是 Edit->Find In Files... 查找 BUFECG

找到如下信息， common/rtl/BUFGCE.v 和系统的重名了

将以下位置三个地方改个名字

报错

[Common 17-180] Spawn failed: No error

则点击以下按钮先清除错误

4.3综合报 RAM 不够

看到 x_soc 下的 x_axi_slave128 下例化了 x_f_spsram_524288x128_L 和 x_f_spsram_524288x128_H

改为

f_spsram_32768x128  x_f_spsram_32768x128_L (  .A                 (mem_addr[17:4]   ),  .CEN               (mem_cen_0        ),  .CLK               (pll_core_cpuclk  ),  .D                 (mem_din[127:0]   ),  .Q                 (mem_dout_0[127:0]),  .WEN               (mem_wen[15:0]    ));











f_spsram_32768x128  x_f_spsram_32768x128_H (  .A                 (mem_addr[17:4]   ),  .CEN               (mem_cen_1        ),  .CLK               (pll_core_cpuclk  ),  .D                 (mem_din[127:0]   ),  .Q                 (mem_dout_1[127:0]),  .WEN               (mem_wen[15:0]    ));

x_soc 下的 x_mem_ctrl 下

将例化的 ram 改为 fpga_ram

如下图 16 个位置

修改

parameter MEM_ADDR_WIDTH = 24;

为

parameter MEM_ADDR_WIDTH = 17 ;

综合完后看到 Project Summ 如下，RAM比较紧张了，LUT还比较充足，所以验证一定要尽可能考虑RAM大的FPGA。

五 . 总结

以上完成了 diamagnetic 添加，以及综合完成，后面就可以进行引脚约束，实现了。

下一篇继续。