许多系统都要求具有多个低抖动系统时钟，以便实现混合 信号处理和定时。图1所示电路将ADF4351集成锁相环(PLL)和压控振荡器(VCO)与 ADCLK948接口，后者可通过ADF4351的一路差分输出提供多达八路差分、低电压正射极耦合逻辑(LVPECL)输出。

现代数字系统经常要求使用许多逻辑电平不同于时钟源的 高质量时钟。为了确保在不丧失完整性的情况下准确地向 其它电路元件配电，可能需要额外的缓冲。此处介绍 ADF4351集成锁相环(PLL)和压控振荡器(VCO)与ADCLK948接口，后者可通过的一路差分输出提供多达八路差分、低电压正射 极耦合逻辑(LVPECL)输出。

现代数字系统经常要求使用许多逻辑电平不同于时钟源的高质量时钟。为了确保在不丧失完整性的情况下准确地向其它电路元件配电，可能需要额外的缓冲。此处介绍ADF4351时钟源和ADCLK948时钟扇出缓冲器之间的接口，并且测量结果表明与时钟扇出缓冲器相关的加性抖动为75 fs rms。

ADF4351是一款宽带PLL和VCO，由三个独立的多频段 VCO组成。每个VCO涵盖约700 MHz的范围(VCO频率之间 有部分重叠)。这样可提供2.2 GHz至4.4 GHz的基本VCO频 率范围。低于2.2 GHz的频率可使用ADF4351的内部分频器 生成。

要完成时钟生成，必须使能ADF4351 PLL和VCO，且必须设 置所需的输出频率。ADF4351的输出频率通过RFOUT引脚处 的开集输出端提供，该引脚处需要一个并联电感(或电阻) 和一个隔直电容。

ADCLK948是一款SiGe低抖动时钟扇出缓冲器，非常适合与ADF4351配合使用，因为其最大输入频率(4.5 GHz)刚好高 于ADF4351(4.4 GHz)。宽带均方根加性抖动为75 fs。

为了模拟LVPECL逻辑电平，需要向ADCLK948的CLK输入 端增加1.65 V的直流共模偏置电平。这可以通过使用电阻偏 置网络来实现。缺少直流偏置电路会导致ADCLK948输出 端的信号完整性降低。